中科院微電子所在低功耗集成電路設(shè)計(jì)領(lǐng)域取得新進(jìn)展
發(fā)布時(shí)間：2021-06-25 02:22
近期，微電子所感知中心低功耗智能技術(shù)與系統(tǒng)團(tuán)隊(duì)在低功耗集成電路設(shè)計(jì)領(lǐng)域取得新進(jìn)展，設(shè)計(jì)了兼容近/亞閾值工作區(qū)的基礎(chǔ)電路單元，可以廣泛應(yīng)用于低功耗智能計(jì)算芯片。
功耗已經(jīng)成為制約集成電路發(fā)展的重要瓶頸。近/亞閾值技術(shù)通過將芯片工作電壓降低到晶體管的閾值電壓附近或者閾值電壓以下，可以大幅降低數(shù)字系統(tǒng)的功耗。近/亞閾值基礎(chǔ)數(shù)字電路單元是低功耗智能計(jì)算芯片的基石，也是本研究重點(diǎn)解決的挑戰(zhàn)。
本研究首次提出了領(lǐng)先的零冗余動(dòng)態(tài)功耗觸發(fā)器、pW級(jí)寬范圍電平轉(zhuǎn)換器、以及nW級(jí)高精度上電復(fù)位電路，可廣泛應(yīng)用于低功耗的智能計(jì)算芯片。針對(duì)傳統(tǒng)主從觸發(fā)器由于冗余操作造成的功耗浪費(fèi)問題，提出了一種兼容近/亞閾值設(shè)計(jì)的低功耗保持 TSPC觸發(fā)器。該觸發(fā)器采用輸入感知預(yù)充策略，輔以浮動(dòng)節(jié)點(diǎn)分析和晶體管級(jí)優(yōu)化，有效降低了觸發(fā)器的功耗。流片結(jié)果表明，該觸發(fā)器功耗相比于傳統(tǒng)主從觸發(fā)器降低了73%。針對(duì)傳統(tǒng)電平轉(zhuǎn)換器轉(zhuǎn)換范圍窄、漏電大、不適用于近/亞閾值設(shè)計(jì)的問題，提出了一種低延遲低漏電電平轉(zhuǎn)換器。該電平轉(zhuǎn)換器基于電流鏡結(jié)構(gòu)，采用混合閾值電流鏡技術(shù)有效解決了切斷直流通路后的節(jié)點(diǎn)壓降問題，同時(shí)采用超截?cái)嗉夹g(shù)進(jìn)一步優(yōu)化了電平轉(zhuǎn)換器的漏電。流片結(jié)果表明，該電平轉(zhuǎn)換器支持0.12V-1.2V的電壓轉(zhuǎn)換，漏電低至73.95pW。在數(shù)字系統(tǒng)中，系統(tǒng)上電和掉電時(shí)還需要一個(gè)復(fù)位信號(hào)將系統(tǒng)中的存儲(chǔ)單元設(shè)置為一個(gè)確定的狀態(tài)。為了保證近/亞閾值下數(shù)字系統(tǒng)的穩(wěn)定工作，需要觸發(fā)閾值低、閾值偏差小、靜態(tài)電流小的上電復(fù)位電路。針對(duì)以上問題，本研究提出了一種低功耗10晶體管上電復(fù)位電路。該上電復(fù)位電路基于電流參考和電流比較器結(jié)構(gòu)，僅用 10個(gè)晶體管即實(shí)現(xiàn)了高精度低功耗的上電復(fù)位電路。仿真結(jié)果表明，該上電復(fù)位電路在不同工藝角和溫度條件下，觸發(fā)電壓偏差僅為34mV，在0.5V的電源電壓下靜態(tài)功耗低至36nW。
基于以上研究的成果近期先后發(fā)表于《IEEE超大規(guī)模集成電路與系統(tǒng)匯刊》期刊（IEEE Transactions on Very Large Scale Integration (VLSI) Systems, DOI: 10.1109/TVLSI.2021.3061921）、《IEEE電路與系統(tǒng)匯刊Ⅱ》期刊（IEEE Transactions on Circuits and Systems II: Express Briefs, DOI: 10.1109/TCSII.2020.2980681）以及《2021 IEEE 國際電路與系統(tǒng)研討會(huì)》會(huì)議（2021 IEEE International Symposium on Circuits and Systems (ISCAS), DOI: 10.1109/ISCAS51556.2021.9401482）。微電子所博士研究生游恒為上述論文第一作者，微電子所喬樹山研究員為上述論文的通信作者。
該研究得到中科院、國家重點(diǎn)研發(fā)計(jì)劃、所長(zhǎng)基金等項(xiàng)目資助。
（文章來源：中國科學(xué)院微電子研究所）